Design of the 1.5 and 2.5 Bit MDAC - application opportunities

Date issued

2008

Journal Title

Journal ISSN

Volume Title

Publisher

Západočeská univerzita v Plzni, Fakulta elektrotechnická

Abstract

Příspěvek se zabývá návrhem a ověřením funkce simulací tzv. násobícího převodníku DA (MDAC). Tento převodník je základním blokem každého řetězového převodníku. Násobící převodník DA je obvykle realizován s využitím techniky spínaných kapacitou (SC). Rozlišení je nejběžněji 1,5 bitu, ale může být i vyšší. Tato práce popisuje návrh 1,5 a 2,5 bitové struktury MDAC a porovnává jejich výhody a nevýhody. Celý návrh byl proveden v návrhovém prostředí Cadence v technologii CMOS 0.7 μm.

Description

Subject(s)

operační zesilovače, násobící analogově digitální převodníky

Citation

Electroscope. 2008, Konference EDS 2008.
EDS '08 IMAPS CS International Conference Proceedings. Brno, VUT v Brně, 2008.
OPEN License Selector