Návrh FPGA firmwaru pro sběr dat z ultrarychlého analogově digitálního převodníku

Abstract

Moderní ultrarychlé převodníky vyžadují specializovaný návrh akvizičního systému pro sběr digitalizovaných dat. Tyto převodníky disponují standardním sériový datový výstupem JESD204, komunikující rychlostí až 16 Gbps. Zvládnutí této rychlosti vyžaduje použití FPGA se specializovanými periferiemi SerDes. Kromě toho návrh vyžaduje specializovaný přístup ke zpracování velmi velkých objemů dat a vysokokapacitní komunikační schopnosti.

Modern ultra-fast converters require a specialized design of the data acquisition system for collecting digitized data. These converters feature a JESD204 standard serial data output, communicating at speeds of up to 16 Gbps. Handling this speed necessitates the use of FPGAs with specialized SerDes peripherals. Furthermore, the design requires a specialized approach to processing very large volumes of data and high-throughput communication capabilities.