Adaptable Intelligent Sensor

Abstract

Cílem této práce je umožnit konstrukci vestavěných systémů pro zpracování digitalizovaného obrazu, které jsou zároveň flexibilní a výkonné. Zkoumá se možnost použití reprezentace snímku zvané strom souvislých komponent (connected component tree, CCT) jako základu pro implementaci celého řetězce pro zpracování obrazu. Toto je možné, protože CCT je zároveň jednoduchý i obecný. Existují totiž na CCT založené implementace operátorů od filtrování až po segmentaci a rozpoznávání. Typický řetězec zpracování obrazu založený na CCT sestává z konstrukce CCT ze vstupního snímku, kaskády transformací CCT, které implementují jednotlivé operátory, a restituce obrazu, která generuje výstupní snímek z modifikovaného CCT. Časově nejnáročnějším krokem je konstrukce CCT a tato práce se na ni zaměřuje.

Práce představuje CCT a jeho možné reprezentace v počítačové paměti, ukazuje některé jeho aplikace a analyzuje existující algoritmy konstrukce CCT. Je navržen nový paralelní algoritmus konstrukce CCT, jehož výstupem je reprezentace CCT zvaná parent point tree. Tento algoritmus je vhodný k implementaci ve vestavěných systémech díky malým paměťovým nárokům. Algoritmus se skládá z mnoha úloh stavění a slučování. Z jednoho řádku snímku, se kterým se zachází jako s jednorozměrným signálem, stavění vytvoří CCT a slučování spojují tyto CCT dohromady. Tři různé strategie plánování úloh jsou vyvinuty a zhodnoceny. Výkonnost algoritmu je otestována na několika paralelních počítačích. Na 16jádrovém stroji s procesory Opteron 885 je dosaženo propustnosti 83 Mpx/s při 13,3násobném zrychlení paralelizací.

Následně je algoritmus dále adaptován pro hardwarovou implementaci a implementován jako nová paralelní hardwarová architektura. Ta obsahuje 16 základních bloků, z nichž každý zpracovává část snímku a skládá se z výkonných jednotek a pamětí. Je navržen speciální propojovací přepínač, aby některé výkonné jednotky mohly přistupovat k paměti v ostatních základních blocích. Algoritmus toto vyžaduje pro závěrečné slučování CCT vytvořených různými základními bloky dohromady. Architektura je implementována ve VHDL a její funkční simulace dává výkonnost 145 Mpx/s při frekvenci hodin 120 MHz.